Verilog功能模块——FIFO（总结）

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FIFO系列文章目录：

Verilog功能模块——标准FIFO转FWFT FIFO – 徐晓康的博客 (myhardware.top)

Verilog功能模块——异步FIFO – 徐晓康的博客 (myhardware.top)

Verilog功能模块——同步FIFO – 徐晓康的博客 (myhardware.top)

Verilog功能模块——读写位宽不同的异步FIFO – 徐晓康的博客 (myhardware.top)

Verilog功能模块——读写位宽不同的同步FIFO – 徐晓康的博客 (myhardware.top)

Verilog功能模块——FIFO（总结） – 徐晓康的博客 (myhardware.top)

前言

之前的几篇关于FIFO的文章已经实现了同步FIFO，异步FIFO，位宽不同的同步FIFO，位宽不同的异步FIFO，但使用时还要区分不同的文件，不甚便利。

这里重新编写了一个myFIFO.v文件，将所有这些FIFO都整合进来，通过Parameter参数进行选择调用，最终效果就是你总是只需要调用这一个文件即可。

除此之外，一些粉丝同学向我反应了FIFO使用过程中存在的问题，我也进行了修复，并且将整个FIFO模块都发布到了Gitee与Github，后续更新会直接在这两个平台发布。

一. 模块功能框图与信号说明

信号说明：

分类	信号名称	输入/输出	说明
参数	IS_ASYNC	—	是否为异步FIFO，1是，0（默认）不是
	DIN_WIDTH	—	输入数据位宽, 可取1, 2, 3, … , 默认为8
	DOUT_WIDTH	—	输出数据位宽, 可取1, 2, 3, … , 默认为8
	WADDR_WIDTH	—	写入地址位宽, 可取1, 2, 3, … , 默认为4, 对应深度2**4
	RAM_STYLE	—	RAM类型, 可选”block”, “distributed”(默认)
	FWFT_EN	—	首字直通特性使能, 默认为1, 表示使能首字直通
	MSB_FIFO	—	1（默认值）表示高位先进先出，0表示低位先进先出例如输入4bit，输出8bit，则首先输入的认为是8bit的高4位，接着输入的认为是8bit的低4位。同理，如果输入8bit，输出4bit，则首先输出的会是8bit的高4位，接着输出的是8bit的低4位。 Vivado FIFO只有高位先进先出
FIFO写端口	din	input	FIFO数据输入
	full	output	FIFO满信号
	wr_en	input	FIFO写使能
	wr_clk	input	FIFO写时钟
	wr_rst	input	FIFO写复位
	almost_full	output	FIFO快满信号，FIFO剩余容量<=1时置高
FIFO读端口	dout	output	FIFO数据输出
	empty	output	FIFO空信号
	rd_en	input	FIFO读使能
	rd_clk	input	FIFO读时钟
	rd_rst	input	FIFO读复位
	almost_empty	output	FIFO快空信号，FIFO内数据量<=1时置高

注意：

信号的命名与Vivado中的FIFO IP核完全一致
复位均为高电平复位，与Vivado中的FIFO IP核保持一致
复位为异步复位，写复位和读复位可以共用一个信号，也可以分开
FIFO深度通过ADDR_WIDTH来设置，所以FIFO的深度必然是2的指数，如2、4、8、16等

二. 模块部分代码

generate
if (IS_ASYNC == 1) begin
  asyncFIFO_diffWidth #(
    .DIN_WIDTH   (DIN_WIDTH  ),
    .DOUT_WIDTH  (DOUT_WIDTH ),
    .WADDR_WIDTH (WADDR_WIDTH),
    .RAM_STYLE   (RAM_STYLE  ),
    .FWFT_EN     (FWFT_EN    ),
    .MSB_FIFO    (MSB_FIFO   )
  ) asyncFIFO_diffWidth_u0 (
    .din          (din         ),
    .wr_en        (wr_en       ),
    .full         (full        ),
    .almost_full  (almost_full ),
    .wr_clk       (wr_clk      ),
    .wr_rst       (wr_rst      ),
    .dout         (dout        ),
    .rd_en        (rd_en       ),
    .empty        (empty       ),
    .almost_empty (almost_empty),
    .rd_clk       (rd_clk      ),
    .rd_rst       (rd_rst      )
  );
end
else begin
  syncFIFO_diffWidth #(
    .DIN_WIDTH   (DIN_WIDTH  ),
    .DOUT_WIDTH  (DOUT_WIDTH ),
    .WADDR_WIDTH (WADDR_WIDTH),
    .RAM_STYLE   (RAM_STYLE  ),
    .FWFT_EN     (FWFT_EN    ),
    .MSB_FIFO    (MSB_FIFO   )
  ) syncFIFO_diffWidth_u0 (
    .din          (din         ),
    .wr_en        (wr_en       ),
    .full         (full        ),
    .almost_full  (almost_full ),
    .dout         (dout        ),
    .rd_en        (rd_en       ),
    .empty        (empty       ),
    .almost_empty (almost_empty),
    .clk          (wr_clk      ),
    .rst          (wr_rst      )
  );
end
endgenerate

三. 源码与仿真工程分享

Gitee：Verilog功能模块–FIFO: 包含同步FIFO，异步FIFO，不同位宽转换 (gitee.com)

Github：zhengzhideakang/Verilog–FIFO: 包含同步FIFO，异步FIFO，不同位宽转换 (github.com)

Verilog功能模块——FIFO（总结），Vivado 2021.2工程。

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